Evaluation on how to use SystemVerilog as a design and assertion language

Abstract: SystemVerilog är det första design och verifieringsspråk som har standardiserats och dess syfte är att bemöta de krav som kommer med den komplexitet dagens chip har. SystemVerilog är en expansion till det hårdvarubeskrivande språket Verilog-2001 och det har en rad bra funktioner för både design och verifiering. För tillfället finns det dock ingen definition på vilka delar av språket som kan användas för konstruktion och verktygstillverkarna kan själva bestämma vad som kan användas för syntes. Detta medför att det finns skillnader vad beträffar vilka delar av språket som stöds. SystemVerilog har även en underklass som underlättar för skrivandet av avancerade assertions, SVA, som öppnar upp för möjligheten för en designer att funktionalitetsverifiera sin design på ett effektivt sätt. SVA bidrar till ökad observerbarhet i konstruktionen och möjliggör användandet av andra verifieringsmetoder som formell verifiering etc. Detta examensarbetes huvuduppgift är att ta reda på hur SystemVerilog kan användas som designspråk och att reda ut hur man kan använda SVA på befintlig VHDL-kod utan att modifiera koden. Andra avsikter med rapporten är att utvärdera mognadsgraden på de verktyg som används för design på avdelningen, med avseende på SystemVerilog, samt att se på skillnader ellan SystemVerilog jämfört med det renodlade verifieringsspråket ’e’.